Thiết kế, bố trí, sơ đồ và xử lý sự cố PCB: Hướng dẫn đầy đủ

PCB Thiết kế và bố cục: Nguyên tắc cốt lõi trước khi bạn định tuyến một dấu vết

Thiết kế và bố trí PCB là quá trình chuyển sơ đồ điện sang bảng vật lý - đặt các thành phần, định tuyến dấu vết đồng, xác định các lớp xếp chồng và chuẩn bị các tệp sản xuất. Chất lượng của bản dịch này xác định xem bo mạch có hoạt động ở bản dựng đầu tiên hay mất hàng tuần trong chu trình gỡ lỗi. Quyết định bố trí kém — khe hở không đầy đủ, trở kháng vết sai, đường quay trở lại không được kiểm soát — gây ra những lỗi mà không lựa chọn thành phần nào có thể khắc phục được.

Trình tự bố cục có cấu trúc sẽ ngăn chặn hầu hết các vấn đề này. Quy trình công việc tiêu chuẩn là: xác định đường viền bo mạch và xếp chồng lớp → đặt các thành phần nguồn và tốc độ cao lên hàng đầu → định tuyến các mạng quan trọng (đồng hồ, cặp vi sai, mặt phẳng nguồn) → định tuyến các dấu vết tín hiệu thứ cấp → chạy kiểm tra quy tắc thiết kế (DRC) → tạo các tệp Gerber và khoan. Nhảy thẳng vào định tuyến mà không hoàn thành vị trí là nguyên nhân phổ biến nhất của việc làm lại.

Kiểm soát trở kháng và xếp chồng lớp

Đối với bất kỳ bo mạch nào mang tín hiệu trên 100 MHz, dấu vết trở kháng được kiểm soát là không thể thương lượng. Xếp chồng 4 lớp tiêu chuẩn — tín hiệu / mặt đất / nguồn / tín hiệu — cung cấp một mặt phẳng tham chiếu chắc chắn bên dưới tất cả các lớp định tuyến, giữ cho trở kháng theo dõi có thể dự đoán được. Mục tiêu 50Ω cho dấu vết một đầu và chênh lệch 100Ω cho hầu hết các giao diện kỹ thuật số (USB, HDMI, PCIe). Độ rộng vết cho microstrip 50Ω trên FR-4 với chất điện môi 0,2 mm là khoảng 0,38 mm — nhưng hãy luôn xác nhận với dữ liệu ngăn xếp của nhà chế tạo, vì độ dày điện môi và Dk (hằng số điện môi) khác nhau giữa các nhà cung cấp.

Quy tắc sắp xếp thành phần

Vị trí thúc đẩy hiệu quả định tuyến và tính toàn vẹn của tín hiệu. Các quy tắc chính giúp giảm số lần lặp lại bố cục:

• Đặt tụ điện tách trong phạm vi 0,5 mm tính từ chân nguồn IC , trên cùng một lớp, với kết nối thông qua mặt phẳng nguồn sau tụ điện - không phải giữa chân IC và nắp.
• Cụm các thành phần theo khối chức năng: giữ MCU, tinh thể của nó và các nắp tách rời với nhau; tách biệt các phần tương tự và kỹ thuật số bằng khoảng cách vật lý hoặc ranh giới mặt phẳng phân chia.
• Định hướng IC sao cho các cổng tín hiệu tốc độ cao của chúng đối diện với mạng mà chúng kết nối, giảm thiểu độ dài dấu vết và tránh cắt ngang các đường quay trở lại.
• Giữ các dấu vết dòng điện cao (trình điều khiển động cơ, bộ chuyển đổi nguồn) cách xa các đầu vào analog nhạy cảm; Nhiễu xuyên âm từ đường ray nguồn chuyển mạch có thể làm hỏng kết quả đọc ADC ở khoảng cách lên tới 5 mm trên cùng một lớp.

Phần mềm thiết kế bo mạch PCB: Chọn công cụ phù hợp

Phần mềm thiết kế bo mạch PCB phù hợp phụ thuộc vào quy mô nhóm, độ phức tạp của bo mạch và ngân sách. Tất cả các công cụ EDA hiện đại đều có chung một quy trình làm việc — chụp sơ đồ → danh sách mạng → bố cục PCB → DRC → đầu ra chế tạo — nhưng chúng khác nhau đáng kể về khả năng định tuyến, chất lượng thư viện, tính năng cộng tác và tích hợp mô phỏng.

Đối với các nhóm phần cứng chuyên nghiệp, Nhà thiết kế Altium vẫn là chuẩn mực của ngành về thiết kế bo mạch tốc độ cao, mật độ cao — bộ định tuyến tương tác, quản lý cặp vi sai và tích hợp 3D MCAD nguyên gốc của nó sẽ đảm bảo chi phí cho các dự án phức tạp. KiCad 7 đã thu hẹp khoảng cách đáng kể đối với bảng 4–8 lớp và hiện là mặc định cho phần cứng nguồn mở. Các nhóm ưu tiên cộng tác trên đám mây và tích hợp trực tiếp trong nhà máy ngày càng sử dụng EasyEDA kết hợp với JLCPCB để có chu kỳ tạo mẫu nhanh dưới 72 giờ.

Sơ đồ nguyên lý của PCB: Từ khái niệm mạch đến Netlist sẵn sàng bố trí

Sơ đồ nguyên lý cho PCB là sự biểu diễn logic của một mạch điện tử - nó xác định mọi thành phần, mọi kết nối điện và mọi chỉ định tham chiếu nhưng không chứa thông tin vị trí vật lý. Sơ đồ là hợp đồng giữa người thiết kế mạch và kỹ sư bố trí: mọi lưới trên sơ đồ phải được thể hiện chính xác bằng đồng trên bảng, không có kết nối ngoài ý muốn và không bị thiếu kết nối.

Sơ đồ mạch bảng PCB tuân theo các quy ước tiêu chuẩn giúp nó có thể đọc được giữa các nhóm và nền tảng phần mềm:

• Đường ray điện chạy ngang ở đầu tờ giấy; biểu tượng mặt đất kết nối ở phía dưới. Các đường ray điện áp dương (VCC, VBUS, VBAT) sử dụng các nhãn mạng riêng biệt, không bao giờ được chia sẻ một cách ngẫu nhiên.
• Luồng tín hiệu di chuyển từ trái sang phải - đầu vào vào từ bên trái, đầu ra thoát ra bên phải. Quy ước này làm cho sơ đồ có thể đọc được mà không cần giải thích.
• Nhãn lưới thay thế các đường dây dài trên sơ đồ nhiều trang. Mỗi nhãn mạng phải là duy nhất và nhất quán — sự không khớp giữa các trang sẽ tạo ra một mạch mở ảo mà DRC sẽ không nắm bắt được.
• Tụ tách được đặt bên cạnh IC, chúng tách rời trên sơ đồ, sử dụng ký hiệu nguồn riêng - điều này giúp kỹ sư bố trí hiểu được nắp nào thuộc về chân nào.
• Người chỉ định tham chiếu theo các tiền tố tiêu chuẩn: R (điện trở), C (tụ điện), U (IC), J (đầu nối), L (cuộn cảm), Q (transistor), D (diode).

Kiểm tra quy tắc điện (ERC) trong công cụ sơ đồ sẽ phát hiện hầu hết các lỗi nối dây trước khi thiết kế đạt đến bố cục — các chân không được kết nối, các chân được điều khiển bởi nhiều nguồn, xung đột nguồn điện. Chạy ERC để tránh lỗi trước khi xuất danh sách mạng là bắt buộc; bố cục không thể sửa được lỗi sơ đồ.

PCB Via in Pad: Khi nào nên sử dụng và cách thực hiện đúng

PCB thông qua miếng đệm đặt một lỗ xuyên qua hoặc lỗ mù trực tiếp bên trong miếng đất SMD của thành phần, thay vì định tuyến một dấu vết ngắn từ miếng đệm đến miếng đệm gần đó. Kỹ thuật này chủ yếu được sử dụng với các BGA có bước cao (gói mảng lưới bóng), QFN và các thành phần khác trong đó khoảng cách giữa các miếng đệm quá chặt để định tuyến dấu vết thoát dọc theo miếng đệm.

Tại sao Via in Pad lại cải thiện hiệu suất tốc độ cao

Việc định tuyến một dấu vết chân chó ngắn từ miếng đệm BGA đến dây via giới thiệu độ tự cảm và có thể tạo ra một đoạn sơ khai phản ánh tín hiệu tần số cao. Via in pad loại bỏ hoàn toàn dấu vết này, giảm độ tự cảm ký sinh xuống 30–50% so với dấu vết thoát hiểm chân chó 0,5 mm. Đối với các giao diện DDR5, PCIe Gen 4/5 và 10GbE chạy trên 8 GT/s, sự khác biệt này có thể đo lường được ở lề sơ đồ mắt.

Via in pad cũng cho phép định tuyến thoát BGA chặt chẽ hơn - BGA bước 0,65 mm chỉ có ~ 0,25 mm giữa các cạnh của pad, không thể đáp ứng tiêu chuẩn thông qua bên cạnh pad mà không vi phạm các quy tắc về khoảng cách và vòng hình khuyên tối thiểu. Via in pad là chiến lược thoát hiểm khả thi duy nhất đối với các gói có độ cao dưới 0,5 mm.

Yêu cầu sản xuất

Via in pad yêu cầu xử lý chế tạo cụ thể làm tăng thêm chi phí. Thùng thông qua phải được chứa đầy epoxy dẫn điện hoặc không dẫn điện và được đậy nắp (mạ bên trên) trước khi áp dụng mặt nạ hàn. Nếu không được lấp đầy, chất hàn sẽ thấm xuống thùng trong quá trình hàn lại, làm hỏng khớp và gây ra tiếp xúc không liên tục hoặc tạo ra các khoảng trống thoát khí. Chỉ định rõ ràng "thông qua tấm nắp đậy" trong ghi chú tuyệt vời của bạn — đây không phải là quy trình mặc định. Dự kiến ​​mức phí chế tạo cao hơn 15–25% đối với bo mạch via-in-pad so với vias tiêu chuẩn.

• Chất dẫn điện được ưa chuộng hơn cho các dây dẫn điện và nối đất — nó cải thiện hiệu suất dẫn nhiệt và dòng điện qua dây dẫn.
• Chất lấp đầy không dẫn điện được chấp nhận cho các via tín hiệu và thường có chi phí thấp hơn.
• Kích thước lỗ hoàn thiện tối thiểu để xuyên qua miếng đệm thường là 0,1 mm (microvia khoan bằng laser) đến 0,2 mm (khoan cơ học), tùy thuộc vào độ dày của bảng và các giới hạn về tỷ lệ khung hình.

Bản đồ điểm nóng nhiệt PCB: Xác định và khắc phục nồng độ nhiệt

Bản đồ điểm nóng PCB là bản phân tích phân bổ nhiệt trực quan — được tạo thông qua mô phỏng trước khi chế tạo hoặc thông qua phép đo camera hồng ngoại (IR) trên bảng trực tiếp — cho thấy khu vực nào của PCB vượt quá nhiệt độ vận hành an toàn. Các điểm nóng làm tăng tốc độ lão hóa của linh kiện, mỏi mối hàn và tắt hoàn toàn do nhiệt trong IC quản lý nguồn, MOSFET và bộ điều chỉnh tuyến tính.

Phân tích nhiệt dựa trên mô phỏng

Phần mềm thiết kế PCB hiện đại với mô phỏng nhiệt (Ansys Icepak, Cadence C, bộ giải nhiệt tích hợp của Altium) tạo ra bản đồ điểm nóng bằng cách áp dụng các giá trị tiêu tán công suất cho từng thành phần và giải phương trình dẫn nhiệt trên bảng. Đầu vào cần thiết bao gồm thành phần theta-JB (điện trở nhiệt nối với bo mạch), độ phủ đồng, thông qua mật độ và nhiệt độ môi trường cộng với điều kiện luồng không khí. Các bo mạch có mật độ điện năng trên 5 W/cm2 hầu như luôn yêu cầu mô phỏng trước khi xây dựng lần đầu - việc xử lý lại các vấn đề về nhiệt sau khi chế tạo rất tốn kém và đôi khi không thể thực hiện được nếu không có bo mạch quay.

Đo camera hồng ngoại trên bảng trực tiếp

Đối với các bảng mạch tích hợp, FLIR hoặc camera IR sóng giữa tương tự ở độ phân giải 320×240 hoặc tốt hơn có thể giải quyết các điểm nóng xuống các miếng QFN riêng lẻ khi hoạt động ở khoảng cách làm việc chính xác. Chạy bo mạch ở mức tải định mức tối đa trong ít nhất 10 phút trước khi chụp ảnh nhiệt — nhiệt độ bề mặt mất vài phút để đạt đến trạng thái ổn định và các kết quả đọc ban đầu đánh giá thấp nhiệt độ điểm nối cao nhất. Bất kỳ nhiệt độ bề mặt nào trên 85°C trong điều kiện môi trường tiêu chuẩn đảm bảo điều tra; nhiều bộ phận dành cho người tiêu dùng được định mức nhiệt độ vỏ ở mức 85°C, nghĩa là nhiệt độ của mối nối bên trong đã gần hoặc cao hơn giới hạn.

Giải pháp bố trí cho các điểm nóng nhiệt

Sau khi xác định được điểm nóng, việc chỉnh sửa ở cấp độ bố cục là cách khắc phục hiệu quả nhất:

• Đường dẫn nhiệt — Các mảng vias được lấp đầy dưới lớp đệm tiếp xúc của IC nguồn sẽ dẫn nhiệt đến các mặt đồng bên trong. Mảng 3 × 3 tiêu chuẩn dưới miếng đệm nhiệt của QFN giúp giảm 20–40% theta-JB so với không có vias.
• Mở rộng đổ đồng — Tăng diện tích đổ đồng xung quanh bộ phận nóng lên gấp 2 lần thường làm giảm nhiệt độ bề mặt từ 5–15°C, tùy thuộc vào độ phủ đồng và luồng không khí của bo mạch.
• Sự lan truyền thành phần — Di chuyển các bộ phận sinh nhiệt ra xa nhau sẽ ngăn cản sự ghép nhiệt; hai thiết bị tiêu tán trong phạm vi 3 mm tương tác nhiệt và làm tăng nhiệt độ ở trạng thái ổn định của nhau.
• Khu vực gắn tản nhiệt — Đối với các bộ phận có công suất tiêu tán liên tục vượt quá 2W, hãy chỉ định một khu vực bo mạch không có mặt nạ hàn và các bộ phận liền kề với bộ phận đó để cho phép tản nhiệt dạng kẹp hoặc keo.

Cách khắc phục sự cố PCB: Phương pháp gỡ lỗi có hệ thống

Biết cách khắc phục sự cố PCB giúp phân biệt hiệu quả giữa các kỹ sư đóng vòng gỡ lỗi trong vài giờ với những người mất nhiều ngày để hoán đổi các thành phần một cách ngẫu nhiên. Điều quan trọng là tuân theo phương pháp cách ly có cấu trúc thay vì đoán - hầu hết các lỗi PCB được định vị thành một khối chức năng duy nhất và phép đo hệ thống sẽ thu hẹp phạm vi lỗi một cách nhanh chóng.

Bước 1: Kiểm tra trực quan trước khi bật nguồn

Trước khi cấp nguồn cho bảng mới hoặc bảng nghi ngờ, hãy kiểm tra bằng mắt và bằng đồng hồ vạn năng. Kiểm tra các cầu hàn trên IC có bước cao (kính lúp 10× hoặc kính hiển vi kỹ thuật số ở 40× sẽ phát hiện các cầu nối không thể nhìn thấy bằng mắt thường), xác minh các thành phần nhạy cảm với cực (nắp điện phân, điốt, IC có sơ đồ chân không đối xứng) và đo điện trở giữa nguồn điện và đường ray nối đất. Điện trở dưới 10Ω trên đường ray cung cấp chính trước khi bật nguồn cho thấy có sự cố ngắn mạch - việc cấp điện áp vào bo mạch bị chập mạch có nguy cơ làm cháy các dấu vết và phá hủy các bộ phận.

Bước 2: Xác minh đường ray điện

Đưa các đường ray nguồn theo trình tự, bắt đầu với đầu vào chính và hoạt động qua từng đầu ra của bộ điều chỉnh. Xác minh điện áp ở chân đầu ra của bộ điều chỉnh, sau đó ở các chân nguồn IC - sự sụt giảm điện áp giữa hai điểm này cho thấy điện trở vết hoặc thông qua có lớp mạ kém. Kiểm tra gợn sóng trên mỗi đường ray bằng máy hiện sóng (khớp nối AC, giới hạn băng thông 20 MHz); gợn sóng vượt quá 50 mV từ đỉnh đến đỉnh trên nguồn cung cấp kỹ thuật số có thể gây ra lỗi logic bắt chước lỗi phần sụn.

Bước 3: Cách ly khối chức năng

Chia bo mạch thành các khối chức năng — nguồn, MCU, thông tin liên lạc, thiết bị ngoại vi — và kiểm tra từng khối một cách riêng biệt nếu có thể. Đối với MCU không khởi động được, trước tiên hãy xác nhận bộ tạo dao động tinh thể đang chạy (đo ở chân XTAL bằng phạm vi; tín hiệu phẳng có nghĩa là không có dao động), sau đó kiểm tra xem chân đặt lại có được giải phóng đúng cách hay không, sau đó xác minh giao diện gỡ lỗi SWD/JTAG. Bộ phân tích logic trên bus giúp phân biệt giữa các sự cố phần sụn và lỗi phần cứng — nếu có tín hiệu MOSI và đồng hồ SPI hợp lệ nhưng MISO im lặng thì lỗi nằm ở hạ lưu của MCU.

Bước 4: Chữ ký lỗi PCB phổ biến

• Đặt lại liên tục khi có tải - Nguồn điện bị thiếu điện áp trong quá trình chuyển tiếp dòng điện; kiểm tra điện dung lớn gần chân nguồn MCU và xác minh đường ray nguồn không giảm xuống dưới điện áp hoạt động tối thiểu của IC trong các sự kiện chuyển đổi GPIO.
• Vẽ quá mức hiện tại không có đầu ra - Chốt trong IC CMOS (do vi phạm ESD hoặc trình tự nguồn) hoặc tụ điện bypass bị chập mạch; cách ly bằng cách loại bỏ từng IC khỏi đường ray cung cấp.
• Lỗi giao tiếp trên giao diện tốc độ cao - Trở kháng không khớp, phản xạ sơ khai hoặc thiếu đầu cuối; xác minh bằng TDR (máy đo phản xạ miền thời gian) hoặc suy luận từ các phép đo sơ đồ mắt trên máy hiện sóng.
• Lỗi chức năng chỉ ở nhiệt độ - Bộ phận nằm ngoài phạm vi nhiệt độ quy định hoặc có vết nứt xuyên qua do giãn nở nhiệt; đặt bo mạch vào buồng nhiệt và theo dõi ngưỡng lỗi.
• Số đọc ADC bù hoặc nhiễu — Tách nhiễu mặt đất hoặc ghép nhiễu chuyển mạch kỹ thuật số vào tham chiếu tương tự; xác minh AGND và DGND được kết nối tại một điểm sao duy nhất và phần analog được cách ly với bộ điều chỉnh chuyển mạch.